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混合内存立方体

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混合内存立方体（英语：Hybrid Memory Cube，HMC）是一种高性能计算随机存储器（RAM）接口，适用于基于硅穿孔（TSV）的堆叠DRAM内存。HMC与不兼容的竞争对手接口高带宽内存（HBM）竞争。

概述

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混合内存立方体由三星电子和美光科技于2011年共同开发，并于2011年9月由美光宣布推出。[1][2]它承诺相较于DDR3实现15倍的性能提升。[3]混合内存立方体联盟（HMCC）由多家主要科技公司支持，包括三星、美光科技、Open-Silicon（英语：Open-Silicon）、ARM、惠普（已退出）、微软（已退出）、Altera（2015年底被英特尔收购）和赛灵思。[4][5]美光在继续支持HMCC的同时，于2018年因未能获得市场认可而停止了HMC产品的生产。[6]

HMC结合了硅穿孔和微凸点，将多片（目前为4至8片）存储芯片叠层连接在一起。[7]内存控制器则作为独立的芯片集成在其中。[2]

HMC使用标准DRAM存储单元，但在相同容量下拥有比传统DRAM更多的数据分区。HMC接口与现有的DDRn（如DDR2或DDR3）及竞争性的高带宽内存实现不兼容。[8]

HMC技术于2011年获得《Microprocessor Report》出版商The Linley Group评选的“最佳新技术”奖。[9][10]

首个公开规范HMC 1.0于2013年4月发布。[11]根据该规范，HMC使用16沟道或8沟道（半宽带）全双工差分串行链路，每沟道支持10、12.5或15 Gbit/s的SerDes（英语：SerDes）。[12]每个HMC封装被称为“立方体”，可通过立方体间链路串联构成最多8个立方体的网络，部分立方体可用作透传链路。[13]典型的4链路立方体封装具有896个BGA引脚，尺寸为31×31×3.8毫米。[14]

单个16沟道链路在10 Gbit/s信号率下的理论原始带宽为40 GB/s（上下行各20 GB/s）；计划提供4链路和8链路立方体，但在8链路情况下HMC 1.0规范将链路速率限制为10 Gbit/s。因此，4链路立方体在15 Gbit/s SerDes下可达240 GB/s（各方向120 GB/s），而8链路立方体在10 Gbit/s SerDes下可达320 GB/s（各方向160 GB/s）。[15]对于32字节最小数据包，有效带宽利用率为33%至50%；对于128字节数据包，为45%至85%。[7]

如2011年HotChips 23会议所示，首代HMC演示立方体由四片50 nm DRAM存储芯片和一片90 nm逻辑芯片组成，总容量512 MB，尺寸27×27 mm，功耗11 W，供电电压1.2 V。[7]

第二代HMC工程样片由美光于2013年9月交付。[16]2 GB HMC样片（4片4 Gbit存储芯片堆栈）封装为31×31 mm，带4个HMC链路。2013年其他样片仅有2个HMC链路，封装尺寸16×19.5 mm。[17]

HMC规范的第二版由HMCC于2014年11月18日发布。[18]HMC 2提供12.5 Gbit/s至30 Gbit/s多种SerDes速率，总链路带宽达480 GB/s（各方向240 GB/s），但只承诺总DRAM带宽320 GB/s。[19]封装可选2链路或4链路（较HMC1的4或8链路有所减少），并新增1/4宽选项（使用4沟道）。

首款采用HMC的处理器为富士通的SPARC64 XIfx（英语：SPARC64 XIfx），该处理器应用于2015年推出的富士通PRIMEHPC FX100超级计算机。[20]

JEDEC的Wide I/O和Wide I/O 2被视为面向移动计算的HMC对应技术，同样采用3D芯片堆栈。[21]

2018年8月，美光宣布将放弃HMC，转而开发诸如GDDR6和高带宽内存等竞争性高性能内存技术。[22]

相关

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参考

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  1. ^ Kada, Morihiro. https://web.archive.org/web/20211023015301/https://onecellonelightradio.files.wordpress.com/2018/11/three-dimensional-integration-of-semiconductors-2015.pdf |archiveurl=缺少标题 (帮助) (PDF). Research and Development History of Three-Dimensional Integration Technology. Springer. 2015: 15–6 [19 July 2019]. ISBN 9783319186757. （原始内容 (PDF)存档于23 October 2021）. 
  2. ^ 2.0 2.1 Micron Reinvents DRAM Memory, Linley Group, Jag Bolaria, 12 September 2011
  3. ^ Mearian, Lucas. Micron ships Hybrid Memory Cube that boosts DRAM 15X. computerworld.com. Computerworld. 2013-09-25 [2014-11-04]. （原始内容存档于11 October 2014）. 
  4. ^ Microsoft backs Hybrid Memory Cube tech // by Gareth Halfacree, bit-tech, 9 May 2012
  5. ^ About Us. Hybrid Memory Cube Consortium. [10 October 2011]. （原始内容存档于10 October 2011）. 
  6. ^ FAQs. www.micron.com. [2018-12-05]. 
  7. ^ 7.0 7.1 7.2 Hybrid Memory Cube (HMC), J. Thomas Pawlowski (Micron) // HotChips 23
  8. ^ Memory for Exascale and ... Micron's new memory component is called HMC: Hybrid Memory Cube 互联网档案馆的存档，存档日期17 April 2012. by Dave Resnick (Sandia National Laboratories) // 2011 Workshop on Architectures I: Exascale and Beyond, 8 July 2011
  9. ^ Micron's Hybrid Memory Cubes win tech award // by Gareth Halfacree, bit-tech, 27 January 2012
  10. ^ Best Processor Technology of 2011 // The Linley Group, Tom Halfhill, 23 Jan 2012
  11. ^ Hybrid Memory Cube receives its finished spec, promises up to 320 GB per second By Jon Fingas // Engadget, 3 April 2013
  12. ^ HMC 1.0 Specification, Chapter "1 HMC Architecture"
  13. ^ HMC 1.0 Specification, Chapter "5 Chaining"
  14. ^ HMC 1.0 Specification, Chapter "19 Packages for HMC-15G-SR Devices"
  15. ^ Hybrid Memory Cube Specification 1.0 (PDF). HMC Consortium. 2013-01-01 [2016-08-10]. （原始内容 (PDF)存档于13 May 2013）. 
  16. ^ Mearian, Lucas. Micron ships Hybrid Memory Cube that boosts DRAM 15X. computerworld.com. Computerworld. 2013-09-25 [2014-11-04]. （原始内容存档于11 October 2014）. 
  17. ^ Hruska, Joel. Hybrid Memory Cube 160GB/sec RAM starts shipping: Is this the technology that finally kills DDR RAM?. Extremetech (Extreme Tech). 25 September 2013 [27 September 2013]. 
  18. ^ Hybrid Memory Cube Consortium Advances Hybrid Memory Cube Performance and Industry Adoption With Release of New Specification 互联网档案馆的存档，存档日期1 August 2016., 18 November 2014
  19. ^ Hybrid Memory Cube Specification 2.1 (PDF). HMC Consortium. 2015-11-05 [2016-08-10]. （原始内容 (PDF)存档于9 January 2016）. 
  20. ^ Halfhill, Tom R. (22 September 2014). "Sparc64 XIfx Uses Memory Cubes". Microprocessor Report.
  21. ^ Goering, Richard. Wide I/O 2, Hybrid Memory Cube (HMC) – Memory Models Advance 3D-IC Standards. cadence.com. Cadence Design Systems. 2013-08-06 [2014-12-08]. 
  22. ^ Shift in high-performance memory roadmap. www.micron.com. 
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