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混合記憶體立方體

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混合記憶體立方體（英語：Hybrid Memory Cube，HMC）是一種高效能計算隨機存取記憶體（RAM）介面，適用於基於矽穿孔（TSV）的堆疊DRAM記憶體。HMC與不相容的競爭對手介面高頻寬記憶體（HBM）競爭。

概述

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混合記憶體立方體由三星電子和美光科技於2011年共同開發，並於2011年9月由美光宣布推出。[1][2]它承諾相較於DDR3實現15倍的效能提升。[3]混合記憶體立方體聯盟（HMCC）由多家主要科技公司支援，包括三星、美光科技、Open-Silicon（英語：Open-Silicon）、ARM、惠普（已退出）、微軟（已退出）、Altera（2015年底被英特爾收購）和賽靈思。[4][5]美光在繼續支援HMCC的同時，於2018年因未能獲得市場認可而停止了HMC產品的生產。[6]

HMC結合了矽穿孔和微凸點，將多片（目前為4至8片）儲存晶片疊層連接在一起。[7]記憶體控制器則作為獨立的晶片整合在其中。[2]

HMC使用標準DRAM儲存單元，但在相同容量下擁有比傳統DRAM更多的數據分區。HMC介面與現有的DDRn（如DDR2或DDR3）及競爭性的高頻寬記憶體實現不相容。[8]

HMC技術於2011年獲得《Microprocessor Report》出版商The Linley Group評選的「最佳新技術」獎。[9][10]

首個公開規範HMC 1.0於2013年4月發布。[11]根據該規範，HMC使用16通道或8通道（半寬頻）全雙工差分串行鏈路，每通道支援10、12.5或15 Gbit/s的SerDes（英語：SerDes）。[12]每個HMC封裝被稱為「立方體」，可通過立方體間鏈路串聯構成最多8個立方體的網絡，部分立方體可用作透傳鏈路。[13]典型的4鏈路立方體封裝具有896個BGA引腳，尺寸為31×31×3.8毫米。[14]

單個16通道鏈路在10 Gbit/s訊號率下的理論原始頻寬為40 GB/s（上下行各20 GB/s）；計劃提供4鏈路和8鏈路立方體，但在8鏈路情況下HMC 1.0規範將鏈路速率限制為10 Gbit/s。因此，4鏈路立方體在15 Gbit/s SerDes下可達240 GB/s（各方向120 GB/s），而8鏈路立方體在10 Gbit/s SerDes下可達320 GB/s（各方向160 GB/s）。[15]對於32位元組最小封包，有效頻寬利用率為33%至50%；對於128位元組封包，為45%至85%。[7]

如2011年HotChips 23會議所示，首代HMC演示立方體由四片50 nm DRAM記憶晶片和一片90 nm邏輯晶片組成，總容量512 MB，尺寸27×27 mm，功耗11 W，供電電壓1.2 V。[7]

第二代HMC工程樣片由美光於2013年9月交付。[16]2 GB HMC樣片（4片4 Gbit記憶晶片堆疊）封裝為31×31 mm，帶4個HMC鏈路。2013年其他樣片僅有2個HMC鏈路，封裝尺寸16×19.5 mm。[17]

HMC規範的第二版由HMCC於2014年11月18日發布。[18]HMC 2提供12.5 Gbit/s至30 Gbit/s多種SerDes速率，總鏈路頻寬達480 GB/s（各方向240 GB/s），但只承諾總DRAM頻寬320 GB/s。[19]封裝可選2鏈路或4鏈路（較HMC1的4或8鏈路有所減少），並新增1/4寬選項（使用4通道）。

首款採用HMC的處理器為富士通的SPARC64 XIfx（英語：SPARC64 XIfx），該處理器應用於2015年推出的富士通PRIMEHPC FX100超級電腦。[20]

JEDEC的Wide I/O和Wide I/O 2被視為面向流動運算的HMC對應技術，同樣採用3D晶片堆疊。[21]

2018年8月，美光宣布將放棄HMC，轉而開發諸如GDDR6和高頻寬記憶體等競爭性高效能記憶體技術。[22]

相關

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參考

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  1. ^ Kada, Morihiro. https://web.archive.org/web/20211023015301/https://onecellonelightradio.files.wordpress.com/2018/11/three-dimensional-integration-of-semiconductors-2015.pdf |archiveurl=缺少標題 (幫助) (PDF). Research and Development History of Three-Dimensional Integration Technology. Springer. 2015: 15–6 [19 July 2019]. ISBN 9783319186757. （原始內容 (PDF)存檔於23 October 2021）. 
  2. ^ 2.0 2.1 Micron Reinvents DRAM Memory, Linley Group, Jag Bolaria, 12 September 2011
  3. ^ Mearian, Lucas. Micron ships Hybrid Memory Cube that boosts DRAM 15X. computerworld.com. Computerworld. 2013-09-25 [2014-11-04]. （原始內容存檔於11 October 2014）. 
  4. ^ Microsoft backs Hybrid Memory Cube tech // by Gareth Halfacree, bit-tech, 9 May 2012
  5. ^ About Us. Hybrid Memory Cube Consortium. [10 October 2011]. （原始內容存檔於10 October 2011）. 
  6. ^ FAQs. www.micron.com. [2018-12-05]. 
  7. ^ 7.0 7.1 7.2 Hybrid Memory Cube (HMC), J. Thomas Pawlowski (Micron) // HotChips 23
  8. ^ Memory for Exascale and ... Micron's new memory component is called HMC: Hybrid Memory Cube 互聯網檔案館的存檔，存檔日期17 April 2012. by Dave Resnick (Sandia National Laboratories) // 2011 Workshop on Architectures I: Exascale and Beyond, 8 July 2011
  9. ^ Micron's Hybrid Memory Cubes win tech award // by Gareth Halfacree, bit-tech, 27 January 2012
  10. ^ Best Processor Technology of 2011 // The Linley Group, Tom Halfhill, 23 Jan 2012
  11. ^ Hybrid Memory Cube receives its finished spec, promises up to 320 GB per second By Jon Fingas // Engadget, 3 April 2013
  12. ^ HMC 1.0 Specification, Chapter "1 HMC Architecture"
  13. ^ HMC 1.0 Specification, Chapter "5 Chaining"
  14. ^ HMC 1.0 Specification, Chapter "19 Packages for HMC-15G-SR Devices"
  15. ^ Hybrid Memory Cube Specification 1.0 (PDF). HMC Consortium. 2013-01-01 [2016-08-10]. （原始內容 (PDF)存檔於13 May 2013）. 
  16. ^ Mearian, Lucas. Micron ships Hybrid Memory Cube that boosts DRAM 15X. computerworld.com. Computerworld. 2013-09-25 [2014-11-04]. （原始內容存檔於11 October 2014）. 
  17. ^ Hruska, Joel. Hybrid Memory Cube 160GB/sec RAM starts shipping: Is this the technology that finally kills DDR RAM?. Extremetech (Extreme Tech). 25 September 2013 [27 September 2013]. 
  18. ^ Hybrid Memory Cube Consortium Advances Hybrid Memory Cube Performance and Industry Adoption With Release of New Specification 互聯網檔案館的存檔，存檔日期1 August 2016., 18 November 2014
  19. ^ Hybrid Memory Cube Specification 2.1 (PDF). HMC Consortium. 2015-11-05 [2016-08-10]. （原始內容 (PDF)存檔於9 January 2016）. 
  20. ^ Halfhill, Tom R. (22 September 2014). "Sparc64 XIfx Uses Memory Cubes". Microprocessor Report.
  21. ^ Goering, Richard. Wide I/O 2, Hybrid Memory Cube (HMC) – Memory Models Advance 3D-IC Standards. cadence.com. Cadence Design Systems. 2013-08-06 [2014-12-08]. 
  22. ^ Shift in high-performance memory roadmap. www.micron.com. 
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